Løsning: ADC clock

fre jan 16, 2009 (Anders Enggaard)

Inden du kommer for langt: Se først opgaven!!!

Brainer - billede

Der var et par rigtige løsninger sidst, som alle centrerede omkring problemstillingen med meta-stabilitet. Godt gået – klap jer selv på skulderen! Alex uddyber forklaringen sådan:

ADC_SEL signalet skifter ikke efter reset. Så længe det ene indstikskort (rising edge) er i, er den 0, når det andet (falling edge) er sat i, er den 1. Der kan kun side et indstikskort i ad gangen.

Når input signal kører rising_edge, så klokker du stadig noget ind i ADC_DATA_IN_REG på falling_edge. Men input data kan jo skifte her, så ADC_DATA_IN_REG kan ende i en metastabil tilstand. Dette metastabile signal hælder du så ind i den kombinatoriske logic for ADC_DATA_IN_MUX, som så kan ødelægge indgangsværdien fra A/D converteren.

Hvad mener du?