Appropos udfordring: 2,5GSPS med realtime databehandling

fre mar 15, 2013 (Anders Enggaard)

Start “i går” – test om tre måneder og release om fem måneder.

Udfordringen, som blev givet til os for nyligt, ligger ikke i hardwaren. Det er mere eller mindre standard moduler. Volumen for produktet er kun én enhed, da produktet skal fungere som teknologi demonstration. Ergo – hardware skal bygges med COTS moduler. Moduler er der oceaner af, så det er bare at vælge (lige med undtagelse af at sampling speed begrænser udvalget, FPGAen skal være en STOR Xilinx Virtex7 eller Altera StratixV og leveringstiderne stadigvæk kan være en pine). Udfordringen ligger i designarbejdet af algoritmerne. Applikationen er et optisk kommunikationssystem, hvor signal/støj forhold er fornuftigt, men ikke fantastisk. Mængden af datatab kendes ikke præcist, men estimeres til >10% for at være på den sikre side. Kun den grundlæggende kommunikationsprotokol og overordnede krav til kvaliteten af resultaterne er på forhånd givet.

Design og valg af algoritmer er frit. Arkitekturdesignet for databehandlingen er ikke afgørende. Der er frit slag til at fordele beregningerne, som det er praktisk muligt. Udover præcision og opløsning i resultaterne er det altafgørende kalendertid og udviklingsomkostning.

Så er vil tilbage til ingeniørers akilleshæl – begrænsningens kunst. Hede drømme om fantastiske konstruktioner, som tilfredsstiller vores faglig ambitioner, er faldgrube nummer et. Projektets krav til økonomi og kalendertid starter diskussioner omkring hvad “godt nok” dækker over.

Funktioner, som er til stede, skal være i orden. Kompromiset skal gøres på antallet af funktioner, men ikke på kvaliteten af de implementerede funktioner. Vi får en stor andel “troubleshooting” opgaver ind fra vores kunder, hvor for stor vægt har været lagt på antallet af funktioner  istedet for kvaliteten af dem.

Tilbage til det konkrete projekt, så skal der prioriteres og begrænses hårdt for at nå frem til en “god nok” løsning. Standard ADC board, standard PC platform, standard FPGA board, lidt clock halløj og så nogle mandemåneder software og FPGA kodning.

Nogle virksomheder har mottoer som “Ingen tilskadekomne i jobbet”. Vores er lidt mindre dramatisk: “Det skal være i orden”. Billedet herover har ikke meget forbindelse til giga-sample systemer, men var et jeg tog i alperne, mens jeg tænkte om bjergguiden, der sendte mig ud over kanten, kendte området “godt nok”!

Fortsættelse følger her på kanalen…..

Hvad mener du?