Kommentarer til Axcon Weblog http://www.axcon.dk/blog Avanceret elektronik og embedded software Thu, 19 Jan 2012 09:29:33 +0000 hourly 1 http://wordpress.org/?v=3.2.1 Kommentar til Den Gyldne Loddekolbe 2011: BB Electronics af Rolf http://www.axcon.dk/blog/nyheder/den-gyldne-loddekolbe-2011-bb-electronics.htm/comment-page-1#comment-616 Rolf Thu, 19 Jan 2012 09:29:33 +0000 http://www.axcon.dk/blog/?p=1236#comment-616 Lad os da iøvrigt åbne for nomineringer til 2012 allerede nu - skiv i kommentarerne herunder. Hvem skal nomineres? Lad os da iøvrigt åbne for nomineringer til 2012 allerede nu – skiv i kommentarerne herunder. Hvem skal nomineres?

]]> Kommentar til Den Gyldne Loddekolbe 2011: BB Electronics af Rolf http://www.axcon.dk/blog/nyheder/den-gyldne-loddekolbe-2011-bb-electronics.htm/comment-page-1#comment-615 Rolf Thu, 19 Jan 2012 07:06:07 +0000 http://www.axcon.dk/blog/?p=1236#comment-615 Michael skriver til mig: "Jeg deltager ikke en anden gang. Virker helt forkert på mig at I har forlodsvurderet nogle virksomheder til de tre første pladser – og så kan vi ”stemme” på resten?" Og jeg svarer: Sådan er det heller ikke – men det er åbenbart enormt svært at forklare. Processen har to trin – lige som sidste år: 1) Alle har mulighed for at komme med forslag til nominerede. Alle! Også dig! Også virksomhederne selv. Og vi var ude i alle medier så godt vi kunne. Alle virksomhederne fik en mail med opfordring til at prøve at få nogle af deres kunder til at nominere dem. 2) Dernæst samler vi erfaringer og meninger ind på de nominerede og vælger en ”vinder” derudfra. Det er begrænset til de nominerede fordi det ellers ville blive for omfattende og vi alligevel ville have for få data på de ”små” kandidater. Så vær da endelig med næste gang også. Jeg syntes vi gør det så fair vi kan. Trin 1 kan ses her: http://www.axcon.dk/blog/nyheder/den-gyldne-loddekolbe-2011-nomineringer.htm Med en masse opfølgninger i andre medier, vores blog og nyhedsbrev... Michael skriver til mig:

“Jeg deltager ikke en anden gang.

Virker helt forkert på mig at I har forlodsvurderet nogle virksomheder til de tre første pladser – og så kan vi ”stemme” på resten?”

Og jeg svarer:

Sådan er det heller ikke – men det er åbenbart enormt svært at forklare. Processen har to trin – lige som sidste år:

1) Alle har mulighed for at komme med forslag til nominerede. Alle! Også dig! Også virksomhederne selv. Og vi var ude i alle medier så godt vi kunne. Alle virksomhederne fik en mail med opfordring til at prøve at få nogle af deres kunder til at nominere dem.

2) Dernæst samler vi erfaringer og meninger ind på de nominerede og vælger en ”vinder” derudfra. Det er begrænset til de nominerede fordi det ellers ville blive for omfattende og vi alligevel ville have for få data på de ”små” kandidater.

Så vær da endelig med næste gang også. Jeg syntes vi gør det så fair vi kan.

Trin 1 kan ses her:
http://www.axcon.dk/blog/nyheder/den-gyldne-loddekolbe-2011-nomineringer.htm
Med en masse opfølgninger i andre medier, vores blog og nyhedsbrev…

]]> Kommentar til Tak til alle der deltog af Rolf http://www.axcon.dk/blog/nyheder/tak-til-alle-der-deltog.htm/comment-page-1#comment-602 Rolf Thu, 17 Nov 2011 16:26:44 +0000 http://www.axcon.dk/blog/?p=1217#comment-602 PS: Til dem som spurgte efter Simon's præsentationsværktøj - det er fra http://prezi.com/ Har du aldrig set en Prezi før, så er det absolut værd at checke ud. Anderledes og forfriskende. PS: Til dem som spurgte efter Simon’s præsentationsværktøj – det er fra http://prezi.com/

Har du aldrig set en Prezi før, så er det absolut værd at checke ud. Anderledes og forfriskende.

]]> Kommentar til Brainer: Xilinx FPGA Timing Puzzle af Martin Rønne http://www.axcon.dk/blog/brainer/brainer-xilinx-fpga-timing-puzzle.htm/comment-page-1#comment-597 Martin Rønne Thu, 10 Nov 2011 15:14:12 +0000 http://www.axcon.dk/blog/?p=1088#comment-597 I et registreret design vil der altid være et output register per bit. En 16-bit databus vil således have 16 output registre. Output Enable signalet derimod er et fælles signal for flere bits, er kun 1 bit bred og har derfor kun et register. Det ene regsiter kan naturligvis ikke placeres i alle IO celler på een gang. For at få OE-registeret ud i hver IO-celle, må man derfor generere et et separat OE-signal per output register. I tilfældet med 16 output registre, skal der være 16 OE signaler - et til hvert output register. Nu skulle PAR gerne kunne placere et separat OE register ude ved hvert output register i IO cellen. Dog skal man lige sørge for, at synteseværktøjet ikke optimerer OE signalet tilbage til en enkelt bit igen;-) I et registreret design vil der altid være et output register per bit. En 16-bit databus vil således have 16 output registre.

Output Enable signalet derimod er et fælles signal for flere bits, er kun 1 bit bred og har derfor kun et register. Det ene regsiter kan naturligvis ikke placeres i alle IO celler på een gang.

For at få OE-registeret ud i hver IO-celle, må man derfor generere et et separat OE-signal per output register. I tilfældet med 16 output registre, skal der være 16 OE signaler – et til hvert output register.

Nu skulle PAR gerne kunne placere et separat OE register ude ved hvert output register i IO cellen. Dog skal man lige sørge for, at synteseværktøjet ikke optimerer OE signalet tilbage til en enkelt bit igen;-)

]]> Kommentar til Brainer: Xilinx FPGA Timing Puzzle af Anders http://www.axcon.dk/blog/brainer/brainer-xilinx-fpga-timing-puzzle.htm/comment-page-1#comment-592 Anders Fri, 04 Nov 2011 14:57:59 +0000 http://www.axcon.dk/blog/?p=1088#comment-592 Hej alle. Tak for tilbagemeldingerne - og tak for deltagelse på timing analyse kurset i går til dem er jer som deltog. I kender nu svaret på braineren. Desværre har jeg ikke set nogle pletskud fra jer, så jeg åbner for en del af løsningen. Indrømmet - Jeg har givet jer en svær opgave, eftersom I ikke selv har haft mulighed for at snuse rundt i designet. Det som afslører sig er: - At clock distributionen er fin og har dermed ikke voldsomt skew/insertion delay. - Output registeret sidder som ønsket og specificeret pr. UCF filen i IOB Det som giver den øgede clock-to-output forsinkelse på IO er at output tri-state bufferens enable signal IKKE er placeret i registeret i IOB'en sammen med selv output registeret. Ergo - clock signalet ankommer til et register som ligger et stykke vej fra den pågældende IOB og interconnect delay til IOBens tri-state buffer er kilden til problemet. En lille tillægsbrainer kan således være følgende 2 spørgsmål: a) Når jeg nu har sat IOB=TRUE på både output-registeret og output-enable registeret - Hvorfor bliver de så ikke begge to placeret i IOB'en? b) Hvordan kunne jeg sikre mig, at jeg havde fået at vide med det samme at output-enable registeret ikke blev placeret i IOB'en? God weendend. (Det tæller ikke at svare på spørgsmål a) hvis du var med på kurset i går) - Anders Enggaard Hej alle.

Tak for tilbagemeldingerne – og tak for deltagelse på timing analyse kurset i går til dem er jer som deltog. I kender nu svaret på braineren.

Desværre har jeg ikke set nogle pletskud fra jer, så jeg åbner for en del af løsningen.

Indrømmet – Jeg har givet jer en svær opgave, eftersom I ikke selv har haft mulighed for at snuse rundt i designet.

Det som afslører sig er:
- At clock distributionen er fin og har dermed ikke voldsomt skew/insertion delay.
- Output registeret sidder som ønsket og specificeret pr. UCF filen i IOB

Det som giver den øgede clock-to-output forsinkelse på IO er at output tri-state bufferens enable signal IKKE er placeret i registeret i IOB’en sammen med selv output registeret.

Ergo – clock signalet ankommer til et register som ligger et stykke vej fra den pågældende IOB og interconnect delay til IOBens tri-state buffer er kilden til problemet.

En lille tillægsbrainer kan således være følgende 2 spørgsmål:

a) Når jeg nu har sat IOB=TRUE på både output-registeret og output-enable registeret – Hvorfor bliver de så ikke begge to placeret i IOB’en?

b) Hvordan kunne jeg sikre mig, at jeg havde fået at vide med det samme at output-enable registeret ikke blev placeret i IOB’en?

God weendend.

(Det tæller ikke at svare på spørgsmål a) hvis du var med på kurset i går)

- Anders Enggaard

]]> Kommentar til Brainer: Xilinx FPGA Timing Puzzle af Henning E. Larsen http://www.axcon.dk/blog/brainer/brainer-xilinx-fpga-timing-puzzle.htm/comment-page-1#comment-591 Henning E. Larsen Fri, 04 Nov 2011 13:07:47 +0000 http://www.axcon.dk/blog/?p=1088#comment-591 Denne brainer råber på en afslutning. Xilinx har i deres IO blokke et programmerbart IODELAY element som kan forsinke input fra - eller output til chip pin'en. Dette kan bruges til delay matching af IO's. Men hvorfor dette delay skulle være aktiveret på nogle og ikke andre pin's, vel og mærke uden at designer udtrykkeligt har bedt om det, ved jeg ikke. Men disse delay enheder ville altså kunne forsinke clock til output som beskrevet i quizen. vh henning Denne brainer råber på en afslutning. Xilinx har i deres IO blokke et programmerbart IODELAY element som kan forsinke input fra – eller output til chip pin’en. Dette kan bruges til delay matching af IO’s. Men hvorfor dette delay skulle være aktiveret på nogle og ikke andre pin’s, vel og mærke uden at designer udtrykkeligt har bedt om det, ved jeg ikke. Men disse delay enheder ville altså kunne forsinke clock til output som beskrevet i quizen.

vh henning

]]> Kommentar til Brainer: Xilinx FPGA Timing Puzzle af Tommy http://www.axcon.dk/blog/brainer/brainer-xilinx-fpga-timing-puzzle.htm/comment-page-1#comment-590 Tommy Fri, 28 Oct 2011 08:58:07 +0000 http://www.axcon.dk/blog/?p=1088#comment-590 Det er et par år siden jeg lavede FPGA designs, så bær over med mig :-) I den nævnte situation ville et hurtigt kig på timingsnedbrydningen sikkert hurtigt kunne fortælle, hvad der er galt. En ting, der ikke er nævnt er forsinkelse af clocken ud til FF'en evt. pga. fysisk delay (skew) eller pga. ekstra clock buffere. Det er et par år siden jeg lavede FPGA designs, så bær over med mig :-)

I den nævnte situation ville et hurtigt kig på timingsnedbrydningen sikkert hurtigt kunne fortælle, hvad der er galt.

En ting, der ikke er nævnt er forsinkelse af clocken ud til FF’en evt. pga. fysisk delay (skew) eller pga. ekstra clock buffere.

]]> Kommentar til Brainer: Xilinx FPGA Timing Puzzle af Drazen Horvat http://www.axcon.dk/blog/brainer/brainer-xilinx-fpga-timing-puzzle.htm/comment-page-1#comment-589 Drazen Horvat Fri, 28 Oct 2011 08:41:22 +0000 http://www.axcon.dk/blog/?p=1088#comment-589 Jeg ville mene at en output_delay timing constraint på relevante IO ville mappe FF ud i IO pads. Constraint formatet afhænger lidt af hvilket værktøj man benytter, der er eks. forskel på hvordan de specificeres i SDC(Synplify/Altera) og i Xilinx UCF/XCF. Eksempelvis ville en SDC constraint se nogenlunde således ud: "set_output_delay my_pin -clock my_io_clock -min 0.9*io_clock_period -max 0.9*io_clock_period". Denne constraint modellerer et virtuelt eksternt register som clockes med my_io_clock og har et(eksternt) delay til D pinen på 90% af clock perioden, således at FPGA clock to out delay inklusive I/O pad delay skal møde de resterende 10%. Det ville være meget mere ligetil at forklare dette med en figur :O) Venlige hilsener Jeg ville mene at en output_delay timing constraint på relevante IO ville mappe FF ud i IO pads. Constraint formatet afhænger lidt af hvilket værktøj man benytter, der er eks. forskel på hvordan de specificeres i SDC(Synplify/Altera) og i Xilinx UCF/XCF. Eksempelvis ville en SDC constraint se nogenlunde således ud: “set_output_delay my_pin -clock my_io_clock -min 0.9*io_clock_period -max 0.9*io_clock_period”. Denne constraint modellerer et virtuelt eksternt register som clockes med my_io_clock og har et(eksternt) delay til D pinen på 90% af clock perioden, således at FPGA clock to out delay inklusive I/O pad delay skal møde de resterende 10%. Det ville være meget mere ligetil at forklare dette med en figur :O)

Venlige hilsener

]]> Kommentar til Brainer: Xilinx FPGA Timing Puzzle af Peter Sørensen http://www.axcon.dk/blog/brainer/brainer-xilinx-fpga-timing-puzzle.htm/comment-page-1#comment-588 Peter Sørensen Fri, 28 Oct 2011 08:18:34 +0000 http://www.axcon.dk/blog/?p=1088#comment-588 Nb 1+ år skulle have været mindst 10 år siden Nb 1+ år skulle have været mindst 10 år siden

]]> Kommentar til Brainer: Xilinx FPGA Timing Puzzle af Peter Sørensen http://www.axcon.dk/blog/brainer/brainer-xilinx-fpga-timing-puzzle.htm/comment-page-1#comment-587 Peter Sørensen Fri, 28 Oct 2011 08:14:07 +0000 http://www.axcon.dk/blog/?p=1088#comment-587 Nu er det mindst 1+ år siden jeg har haft fat i en Xilinx FPGA og kan intet huske om deres clock struktur, derfor forsøgte jeg ikke at svare i første omgang. I en altera FPGA vil dette, så vidt jeg kan se, kun være muligt såfremt man har sat en regional eller IO constrain på clock nettet, således at det anvendte clock net kun kan føde en del af FPGA'en og nogle IO blokke direkte. Dvs at de pins som er i IO blokke uden dette clock net får deres clock routet via yderligere nets eller via et global net med større forsinkelse end det regionale net. Nu er det mindst 1+ år siden jeg har haft fat i en Xilinx FPGA og kan intet huske om deres clock struktur, derfor forsøgte jeg ikke at svare i første omgang. I en altera FPGA vil dette, så vidt jeg kan se, kun være muligt såfremt man har sat en regional eller IO constrain på clock nettet, således at det anvendte clock net kun kan føde en del af FPGA’en og nogle IO blokke direkte. Dvs at de pins som er i IO blokke uden dette clock net får deres clock routet via yderligere nets eller via et global net med større forsinkelse end det regionale net.

]]>