<?xml version="1.0" encoding="UTF-8"?>
<rss version="2.0"
	xmlns:content="http://purl.org/rss/1.0/modules/content/"
	xmlns:wfw="http://wellformedweb.org/CommentAPI/"
	xmlns:dc="http://purl.org/dc/elements/1.1/"
	xmlns:atom="http://www.w3.org/2005/Atom"
	xmlns:sy="http://purl.org/rss/1.0/modules/syndication/"
	xmlns:slash="http://purl.org/rss/1.0/modules/slash/"
	>

<channel>
	<title>Axcon Weblog &#187; FPGA</title>
	<atom:link href="http://www.axcon.dk/blog/tag/fpga/feed" rel="self" type="application/rss+xml" />
	<link>http://www.axcon.dk/blog</link>
	<description>Avanceret elektronik og embedded software</description>
	<lastBuildDate>Tue, 22 Nov 2011 09:42:20 +0000</lastBuildDate>
	<language>en</language>
	<sy:updatePeriod>hourly</sy:updatePeriod>
	<sy:updateFrequency>1</sy:updateFrequency>
	<generator>http://wordpress.org/?v=3.2.1</generator>
		<item>
		<title>Drop FPGA dokumentation</title>
		<link>http://www.axcon.dk/blog/debat/drop-fpga-dokumentation.htm</link>
		<comments>http://www.axcon.dk/blog/debat/drop-fpga-dokumentation.htm#comments</comments>
		<pubDate>Wed, 14 Sep 2011 07:53:11 +0000</pubDate>
		<dc:creator>Rolf</dc:creator>
				<category><![CDATA[Debat]]></category>
		<category><![CDATA[FPGA]]></category>
		<category><![CDATA[simulering]]></category>
		<category><![CDATA[timing]]></category>

		<guid isPermaLink="false">http://www.axcon.dk/blog/?p=1104</guid>
		<description><![CDATA[Det er vigtigere med timing! Så simpelt kan det siges&#8230; Har du ikke &#8220;tid til&#8221; både at dokumentere dit FPGA design og lave en fornuftig timing analyse og constraining, så drop dokumentationen. Timing analysen er vigtigere &#8211; meget vigtigere. Vi hjælper lige nu en hel række designs med at komme igennem timing constraining, så de [...]]]></description>
		<wfw:commentRss>http://www.axcon.dk/blog/debat/drop-fpga-dokumentation.htm/feed</wfw:commentRss>
		<slash:comments>0</slash:comments>
		</item>
		<item>
		<title>Få timinganalyse og constraints for 15.000 kr</title>
		<link>http://www.axcon.dk/blog/nyheder/fa-timinganalyse-og-constraints-for-15-000-kr.htm</link>
		<comments>http://www.axcon.dk/blog/nyheder/fa-timinganalyse-og-constraints-for-15-000-kr.htm#comments</comments>
		<pubDate>Tue, 13 Sep 2011 07:51:45 +0000</pubDate>
		<dc:creator>Anders</dc:creator>
				<category><![CDATA[Nyheder]]></category>
		<category><![CDATA[FPGA]]></category>
		<category><![CDATA[timing]]></category>

		<guid isPermaLink="false">http://www.axcon.dk/blog/?p=1100</guid>
		<description><![CDATA[Vi prøver noget nyt med 3 faste priser på timing analyse til FPGA baserede designs: Simpelt design &#8211; DKK 15.000 Standard design &#8211; DKK 45.000 Komplekst design &#8211; DKK 145.000 Send filerne med ge.tt til Anders og få at vide hvilken kategori du ligger i. Du skal sende: FPGA projektet Diagram Board layout (hvis der [...]]]></description>
		<wfw:commentRss>http://www.axcon.dk/blog/nyheder/fa-timinganalyse-og-constraints-for-15-000-kr.htm/feed</wfw:commentRss>
		<slash:comments>0</slash:comments>
		</item>
		<item>
		<title>Brainer: Xilinx FPGA Timing Puzzle</title>
		<link>http://www.axcon.dk/blog/brainer/brainer-xilinx-fpga-timing-puzzle.htm</link>
		<comments>http://www.axcon.dk/blog/brainer/brainer-xilinx-fpga-timing-puzzle.htm#comments</comments>
		<pubDate>Wed, 07 Sep 2011 09:35:33 +0000</pubDate>
		<dc:creator>Anders</dc:creator>
				<category><![CDATA[Brainer]]></category>
		<category><![CDATA[FPGA]]></category>
		<category><![CDATA[timing]]></category>
		<category><![CDATA[Xilinx]]></category>

		<guid isPermaLink="false">http://www.axcon.dk/blog/?p=1088</guid>
		<description><![CDATA[Denne gang er det en opgave som er nem at beskrive. Som med mange af vores brainere er det også en type løsning som er oplagt og nem når man kender svaret. I et Xilinx FPGA design ønsker du at udnytte de registre som sidder tæt på benene på dit device for at opnå lavt [...]]]></description>
		<wfw:commentRss>http://www.axcon.dk/blog/brainer/brainer-xilinx-fpga-timing-puzzle.htm/feed</wfw:commentRss>
		<slash:comments>12</slash:comments>
		</item>
		<item>
		<title>Quick FPGA Timing Analysis Check &#8211; now for Xilinx</title>
		<link>http://www.axcon.dk/blog/teknologi/quick-fpga-timing-analysis-check-now-for-xilinx.htm</link>
		<comments>http://www.axcon.dk/blog/teknologi/quick-fpga-timing-analysis-check-now-for-xilinx.htm#comments</comments>
		<pubDate>Thu, 14 Jul 2011 14:03:30 +0000</pubDate>
		<dc:creator>Anders</dc:creator>
				<category><![CDATA[Teknologi]]></category>
		<category><![CDATA[constraints]]></category>
		<category><![CDATA[FPGA]]></category>
		<category><![CDATA[timing]]></category>
		<category><![CDATA[Xilinx]]></category>

		<guid isPermaLink="false">http://www.axcon.dk/blog/?p=1022</guid>
		<description><![CDATA[We did a quick video introduction on how to check your timing constraints in Altera. Now you want that for Xilinx as well &#8211; so here it is: &#160;]]></description>
		<wfw:commentRss>http://www.axcon.dk/blog/teknologi/quick-fpga-timing-analysis-check-now-for-xilinx.htm/feed</wfw:commentRss>
		<slash:comments>0</slash:comments>
		</item>
		<item>
		<title>Quick FPGA Timing Analysis Check</title>
		<link>http://www.axcon.dk/blog/teknologi/quick-fpga-timing-analysis-check.htm</link>
		<comments>http://www.axcon.dk/blog/teknologi/quick-fpga-timing-analysis-check.htm#comments</comments>
		<pubDate>Thu, 14 Jul 2011 13:56:35 +0000</pubDate>
		<dc:creator>Anders</dc:creator>
				<category><![CDATA[Teknologi]]></category>
		<category><![CDATA[altera]]></category>
		<category><![CDATA[constraints]]></category>
		<category><![CDATA[FPGA]]></category>
		<category><![CDATA[timing]]></category>

		<guid isPermaLink="false">http://www.axcon.dk/blog/?p=1013</guid>
		<description><![CDATA[To achieve a good quality of a FPGA design &#8211; you need a good architecture, good RTL, pin-out files, and a flow and tool than can handle synthesis, place and route, bit file generation etc. One part of the design that in many cases is considered less important is timing constraining and timing analysis. Why? [...]]]></description>
		<wfw:commentRss>http://www.axcon.dk/blog/teknologi/quick-fpga-timing-analysis-check.htm/feed</wfw:commentRss>
		<slash:comments>0</slash:comments>
		</item>
		<item>
		<title>Brainer: VHDL find-en-fejl</title>
		<link>http://www.axcon.dk/blog/brainer/brainer-vhdl-find-en-fejl.htm</link>
		<comments>http://www.axcon.dk/blog/brainer/brainer-vhdl-find-en-fejl.htm#comments</comments>
		<pubDate>Mon, 17 Jan 2011 06:54:13 +0000</pubDate>
		<dc:creator>Rolf</dc:creator>
				<category><![CDATA[Brainer]]></category>
		<category><![CDATA[FPGA]]></category>
		<category><![CDATA[simulering]]></category>
		<category><![CDATA[VHDL]]></category>

		<guid isPermaLink="false">http://www.axcon.dk/blog/?p=775</guid>
		<description><![CDATA[Den ny brainer stammer fra noget kode til simulering, som bare ikke opfører sig fornuftigt. Det vil sige det gør jo præcis som det står skrevet, men kan du spotte hvor der mangler noget så det kommer til at virke som tiltænkt? library ieee; use ieee.std_logic_1164.all; entity gizmo is port ( some_control : in std_logic_vector(3 [...]]]></description>
		<wfw:commentRss>http://www.axcon.dk/blog/brainer/brainer-vhdl-find-en-fejl.htm/feed</wfw:commentRss>
		<slash:comments>5</slash:comments>
		</item>
		<item>
		<title>Åben FPGA-kode</title>
		<link>http://www.axcon.dk/blog/nyheder/aben-fpga-kode.htm</link>
		<comments>http://www.axcon.dk/blog/nyheder/aben-fpga-kode.htm#comments</comments>
		<pubDate>Mon, 13 Sep 2010 05:58:15 +0000</pubDate>
		<dc:creator>Rolf</dc:creator>
				<category><![CDATA[Nyheder]]></category>
		<category><![CDATA[FPGA]]></category>
		<category><![CDATA[IP core]]></category>

		<guid isPermaLink="false">http://www.axcon.dk/blog/?p=608</guid>
		<description><![CDATA[Source til FPGA cores er i det store hele en klar fordel for langt de fleste projekter. Det er vores klare opfattelse. Den tankegang kommer også til udtryk, i den historie Ingeniøren kører i dag: &#8220;Axcon: Åben FPGA-kode får kunderne til at smile&#8221; Det emne har vi tidligere skrevet om her på bloggen.]]></description>
		<wfw:commentRss>http://www.axcon.dk/blog/nyheder/aben-fpga-kode.htm/feed</wfw:commentRss>
		<slash:comments>0</slash:comments>
		</item>
		<item>
		<title>&#8220;Entrepreneurial Company of the Year&#8221; med hjælp fra Axcon</title>
		<link>http://www.axcon.dk/blog/nyheder/entrepreneurial-company-of-the-year-med-hjaelp-fra-axcon.htm</link>
		<comments>http://www.axcon.dk/blog/nyheder/entrepreneurial-company-of-the-year-med-hjaelp-fra-axcon.htm#comments</comments>
		<pubDate>Wed, 25 Aug 2010 08:08:01 +0000</pubDate>
		<dc:creator>Rolf</dc:creator>
				<category><![CDATA[Nyheder]]></category>
		<category><![CDATA[FPGA]]></category>
		<category><![CDATA[PCIe]]></category>
		<category><![CDATA[source code]]></category>
		<category><![CDATA[VHDL]]></category>

		<guid isPermaLink="false">http://www.axcon.dk/blog/?p=578</guid>
		<description><![CDATA[Xena Networks er blevet udnævnt til Entrepreneurial Company of the Year af Frost &#38; Sullivan for deres ethernet testudstyr. Det vil vi hos Axcon gerne ønske tillykke med &#8211; godt gået! Og vi er stolte af at have hjulpet til på vejen med bl.a. at levere en PCI Express (PCIe) core til FPGA. Med en [...]]]></description>
		<wfw:commentRss>http://www.axcon.dk/blog/nyheder/entrepreneurial-company-of-the-year-med-hjaelp-fra-axcon.htm/feed</wfw:commentRss>
		<slash:comments>0</slash:comments>
		</item>
		<item>
		<title>Xilinx nu 3 FPGA serier: Virtex, Kintex og Artix</title>
		<link>http://www.axcon.dk/blog/nyheder/xilinx-nu-3-fpga-serier-virtex-kintex-og-artix.htm</link>
		<comments>http://www.axcon.dk/blog/nyheder/xilinx-nu-3-fpga-serier-virtex-kintex-og-artix.htm#comments</comments>
		<pubDate>Wed, 23 Jun 2010 07:01:55 +0000</pubDate>
		<dc:creator>Rolf</dc:creator>
				<category><![CDATA[Nyheder]]></category>
		<category><![CDATA[FPGA]]></category>
		<category><![CDATA[Xilinx]]></category>

		<guid isPermaLink="false">http://www.axcon.dk/blog/?p=532</guid>
		<description><![CDATA[De to FPGA kæmper, Xilinx og Altera har vænnet os til at tænke FPGA&#8217;er opdelt i to famillier. Det er måske ved at være slut. Xilinx har haft Spartan til de mindre (men efterhånden ganske store og komplekse) designs og Virtex til de mest krævende og mere omfattende designs. Altera har tilsvarrende haft Cyclone i [...]]]></description>
		<wfw:commentRss>http://www.axcon.dk/blog/nyheder/xilinx-nu-3-fpga-serier-virtex-kintex-og-artix.htm/feed</wfw:commentRss>
		<slash:comments>2</slash:comments>
		</item>
		<item>
		<title>IP-cores med kildekoder</title>
		<link>http://www.axcon.dk/blog/debat/ip-cores-med-kildekoder.htm</link>
		<comments>http://www.axcon.dk/blog/debat/ip-cores-med-kildekoder.htm#comments</comments>
		<pubDate>Mon, 14 Jun 2010 07:12:28 +0000</pubDate>
		<dc:creator>Rolf</dc:creator>
				<category><![CDATA[Debat]]></category>
		<category><![CDATA[FPGA]]></category>
		<category><![CDATA[IP core]]></category>
		<category><![CDATA[kvalitet]]></category>
		<category><![CDATA[source code]]></category>

		<guid isPermaLink="false">http://www.axcon.dk/blog/?p=493</guid>
		<description><![CDATA[FPGA udvikling er en udfordring for mange virksomheder. Vi kan se flere virksomheder, som har FPGA som en central komponent i deres systemer. Så central at FPGA-udviklerne bliver flaskehalsen. Tidligere var det software, som ofte var flaskehalsen. Det er det stadig, men FPGA udvikling er stødt til. Jeg tror det, som sker er, at FPGA [...]]]></description>
		<wfw:commentRss>http://www.axcon.dk/blog/debat/ip-cores-med-kildekoder.htm/feed</wfw:commentRss>
		<slash:comments>0</slash:comments>
		</item>
	</channel>
</rss>
 

