Vi prøver noget nyt med 3 faste priser på timing analyse til FPGA baserede designs:
- Simpelt design – DKK 15.000
- Standard design – DKK 45.000
- Komplekst design – DKK 145.000
Denne gang er det en opgave som er nem at beskrive. Som med mange af vores brainere er det også en type løsning som er oplagt og nem når man kender svaret.
We did a quick video introduction on how to check your timing constraints in Altera.
To achieve a good quality of a FPGA design – you need a good architecture, good RTL, pin-out files, and a flow and tool than can handle synthesis, place and route, bit file generation etc. One part of the design that in many cases is considered less important is timing constraining and timing analysis.
Den ny brainer stammer fra noget kode til simulering, som bare ikke opfører sig fornuftigt. Det vil sige det gør jo præcis som det står skrevet, men kan du spotte hvor der mangler noget så det kommer til at virke som tiltænkt? (mere…)
Source til FPGA cores er i det store hele en klar fordel for langt de fleste projekter. Det er vores klare opfattelse. Den tankegang kommer også til udtryk, i den historie Ingeniøren kører i dag:
Xena Networks er blevet udnævnt til Entrepreneurial Company of the Year af Frost & Sullivan for deres ethernet testudstyr. (mere…)
FPGA udvikling er en udfordring for mange virksomheder. Vi kan se flere virksomheder, som har FPGA som en central komponent i deres systemer. Så central at FPGA-udviklerne bliver flaskehalsen.
Tidligere var det software, som ofte var flaskehalsen. Det er det stadig, men FPGA udvikling er stødt til. Jeg tror det, som sker er, at FPGA bruges til at løse ganske komplekse funktioner i dag, mens systematikken ikke er fulgt med.
Der er stor interesse for FPGA kurser for erfarne ASIC-folk, som skal “omskoles” til Altera FPGA. Her er en kort oversigt over det som er relevant fra Altera.