Det er vigtigere med timing!
Så simpelt kan det siges… Har du ikke “tid til” både at dokumentere dit FPGA design og lave en fornuftig timing analyse og constraining, så drop dokumentationen. Timing analysen er vigtigere – meget vigtigere.
Tag ‘simulering’
Brainer: VHDL find-en-fejl
man jan 17, 2011
Den ny brainer stammer fra noget kode til simulering, som bare ikke opfører sig fornuftigt. Det vil sige det gør jo præcis som det står skrevet, men kan du spotte hvor der mangler noget så det kommer til at virke som tiltænkt? (mere…)
Brainer løsning: Laver Active-HDL fejl?
ons jan 05, 2011
I sidste brainer så vi på et problem hvor Active-HDL ikke ville som vi ville. Lad os slå fast med det samme at Active-HDL har fuldstændig ret og fejlen er vores. (mere…)
Kontroller Linux med 5 trykknapper…
man jul 16, 2007
Betjening af Linux vha. 5 trykknapper lyder lidt eksotisk, men faktisk ser vi flere tilfælde, hvor det er hensigtsmæssigt. Hos Axcon har vi løbende projekter med Linux på en embedded platform, som bliver styret fra et brugerinterface med et fåtal af knapper og en grafisk præsentation af resultater eller brugermenuer.