Tag ‘simulering’

Er 3D simulering af EMI og crosstalk modent?

fre mar 15, 2013

Der har efterhånden været hype omkring fysiske 3D modeller i et stykke tid. Mange virksomheder er gået helt om bord i 3D-printere med det formål tidligt at kunne kvalificere mekaniske konstruktioner og integration med systemer og ikke mindst tests hos brugerne. For den indlejrede elektronik er 3D print af konstruktionerne med til at afluse problemer med byggehøjder, fejlplacerede skruehuller osv. MEN – hvad med udstråling, crosstalk og EMI. Hvad gør vi med det? En kunststof model af vores printplader giver jo ikke just mulighed for at måle udstråling, udbredelse af strømme på printet, etc. En tur i testlab viser, at grænseværdier ikke bliver overholdt. De kreative løsninger kommer på bordet. Blandinger af feritter og skærmende kasser/tape kan nogle gange være med til at indkapsle problemet og måske spare et re-spin.

Udfordringen er at omkostningerne, der fremkommer som følge af re-spin(s) af konstruktionen og af den medfølgende forsinkelse, er betydelige. Når vi først står i testlab, så er udviklingsprojektet “så godt som færdigt”, og både budget og kalendertid er brugt. Salgsteamet har allerede den første kunde som skriger på produktet.
(mere…)

Brainer: Fejl i konstruktion eller simulering

man dec 17, 2012

Konstruktionen på billedet simulerer anderledes, end det virker i den virkelige verden. Kig på diagram og layout på billedet og kom med et dit bud på årsagen i kommentarfeltet.

(mere…)

FPGA ERFA-gruppe: Vil du med?

søn aug 26, 2012

Vi har længe haft ideer til at stable en FPGA ERFA-gruppe på benene. Missionen er at FPGA folk fra industrien kan mødes på tværs og hjælpe sig selv og andre til at nå nye højder med FPGAerne… og ikke mindst styrke konkurrenceevnen. Det er mindre vigtigt, om du laver vindmøller, svejseapparater eller rumskibe – blot du har lyst til at dele med andre og tage imod fra andre.
(mere…)

Drop FPGA dokumentation

ons sep 14, 2011

Det er vigtigere med timing!

Så simpelt kan det siges… Har du ikke “tid til” både at dokumentere dit FPGA design og lave en fornuftig timing analyse og constraining, så drop dokumentationen. Timing analysen er vigtigere – meget vigtigere.

(mere…)

Brainer: VHDL find-en-fejl

man jan 17, 2011

Den ny brainer stammer fra noget kode til simulering, som bare ikke opfører sig fornuftigt. Det vil sige det gør jo præcis som det står skrevet, men kan du spotte hvor der mangler noget så det kommer til at virke som tiltænkt? (mere…)

Brainer løsning: Laver Active-HDL fejl?

ons jan 05, 2011

I sidste brainer så vi på et problem hvor Active-HDL ikke ville som vi ville. Lad os slå fast med det samme at Active-HDL har fuldstændig ret og fejlen er vores. (mere…)

Kontroller Linux med 5 trykknapper…

man jul 16, 2007

Betjening af Linux vha. 5 trykknapper lyder lidt eksotisk, men faktisk ser vi flere tilfælde, hvor det er hensigtsmæssigt. Hos Axcon har vi løbende projekter med Linux på en embedded platform, som bliver styret fra et brugerinterface med et fåtal af knapper og en grafisk præsentation af resultater eller brugermenuer.

(mere…)