We recently introduced a VHDL code coverage tool in a specific project with some fantastic results, but let me get back to that. Our good friend Anders D over at asym.dk commented on some previous Twitter comments by Michael Bolton on how to report test progress. (mere…)
Tag ‘testbench’
Kan jeres arkiverede FPGA projekter pakkes ud igen?
man okt 26, 2009
Kundecase 1: Projektet nærmer sig afslutningen. Der er noget overskridelse på tiden. Man har haft noget billig russisk outsourcing ind over. Man har haft problemer med at softwaren ikke kunne køre helt stabilt i 5-6 måneder. Software har hjulpet den eneste FPGA udvikler med at finde fejl i VHDL koden gennem lang tid. Men det vil bare ikke lykkes – og den hårde deadline nærmer sig.