Når man skal sample noget, hvad enten det er et digitalt eller analogt signal, har man brug for en stabil clock. Da mange systemer reagerer på flanken og stige/falde tider typisk er nogenlunde konstante, fokuserer man især på ”vandret støj”, dvs. i tidsaksen. 
Der er mange definitioner og målemetoder, og der er, specielt i telecom verdenen, en masse metoder for at håndtere dette. Disse kan være nok så indviklede; men i det mindste er de relevante data og metoder ofte tilgængelige. Denne artikel skal derfor mere handle om, hvad man gør, når man bliver mødt med et, ofte meget upræcist, krav til sin clock. (mere…)
Tag ‘timing’
Hvordan undgår man jitterbug?
tirs apr 01, 2014
Drop FPGA dokumentation
ons sep 14, 2011
Det er vigtigere med timing!
Så simpelt kan det siges… Har du ikke “tid til” både at dokumentere dit FPGA design og lave en fornuftig timing analyse og constraining, så drop dokumentationen. Timing analysen er vigtigere – meget vigtigere.
Få timinganalyse og constraints for 15.000 kr
tirs sep 13, 2011
Vi prøver noget nyt med 3 faste priser på timing analyse til FPGA baserede designs:
- Simpelt design – DKK 15.000
- Standard design – DKK 45.000
- Komplekst design – DKK 145.000
Brainer: Xilinx FPGA Timing Puzzle
ons sep 07, 2011
Denne gang er det en opgave som er nem at beskrive. Som med mange af vores brainere er det også en type løsning som er oplagt og nem når man kender svaret.
Quick FPGA Timing Analysis Check – now for Xilinx
tors jul 14, 2011
We did a quick video introduction on how to check your timing constraints in Altera.
Quick FPGA Timing Analysis Check
tors jul 14, 2011
To achieve a good quality of a FPGA design – you need a good architecture, good RTL, pin-out files, and a flow and tool than can handle synthesis, place and route, bit file generation etc. One part of the design that in many cases is considered less important is timing constraining and timing analysis.