Den ny brainer stammer fra noget kode til simulering, som bare ikke opfører sig fornuftigt. Det vil sige det gør jo præcis som det står skrevet, men kan du spotte hvor der mangler noget så det kommer til at virke som tiltænkt? (mere…)
Tag ‘VHDL’
Brainer løsning: Laver Active-HDL fejl?
ons jan 05, 2011
I sidste brainer så vi på et problem hvor Active-HDL ikke ville som vi ville. Lad os slå fast med det samme at Active-HDL har fuldstændig ret og fejlen er vores. (mere…)
Brainer: Laver Active-HDL fejl?
fre okt 08, 2010
Braineren fra sidst, hvor vi havde et lumsk spørgsmål fra et C++ projekt, var måske ikke så svær igen… og dog… Jørgen Abrahamsen er helt klart på rette spor, men hæderen går til Peter Stuge for hans grundige svar.
“Entrepreneurial Company of the Year” med hjælp fra Axcon
ons aug 25, 2010
Xena Networks er blevet udnævnt til Entrepreneurial Company of the Year af Frost & Sullivan for deres ethernet testudstyr. (mere…)
FPGA configuration
man dec 14, 2009
At få konfigureret en FPGA er altid en del af udfordringen. Skal vi bygge et multi-FPGA system, som det “reconfigurable computing FPGA array” med mange FPGA’er vi beskrev tidligere – så er det bare endnu mere besværligt.
Løsning: CLK net
tors apr 16, 2009
Brainer: CLK net
tors jan 22, 2009
Forestil dig at du som det sidste kvalitetscheck og gennemgang af dine log filer får øje på denne besked (her fra et Xilinx compile): (mere…)
Løsning: ADC clock
fre jan 16, 2009
Brainer: ADC clock
tors nov 13, 2008
Her kommer vanen tro en lille udfordring med lidt hovedbrud til FPGA folket. Den stammer fra et projekt, hvor det nok er nemmest at forestille sig et “hovedkort” med en FPGA på, som kan kobles sammen med to forskellige “indstikskort” med A/D convertere på. Det første indstikskort går fint nok – der skal samles serielle data op på rising edge: (mere…)
Brainer: SignalTap mystik
man jul 14, 2008
Baggrunden er en anden case fra et kundeprojekt, hvor Alex fejlsøgte på et kredsløb. Den simple kode til testen er her – men se på output fra SignalTap…