Forestil dig at du som det sidste kvalitetscheck og gennemgang af dine log filer får øje på denne besked (her fra et Xilinx compile):
”WARNING:Route - CLK Net:gclk_IBUFG may have excessive skew
because 76 CLK pins and 5 NON_CLK pins failed to route using
a CLK template.”
Du har indsat en clock buffer således:
BUFG_inst : BUFG port map (
O => gclk_int,
I => gclk);
Hvad gør du og har du ideer til, hvad der er gået galt? – svar på mailen!