Inden du kommer for langt: Se først opgaven!!!
Tag ‘VHDL’
Brainer: ADC clock
tors nov 13, 2008
Her kommer vanen tro en lille udfordring med lidt hovedbrud til FPGA folket. Den stammer fra et projekt, hvor det nok er nemmest at forestille sig et “hovedkort” med en FPGA på, som kan kobles sammen med to forskellige “indstikskort” med A/D convertere på. Det første indstikskort går fint nok – der skal samles serielle data op på rising edge: (mere…)
Brainer: SignalTap mystik
man jul 14, 2008
Baggrunden er en anden case fra et kundeprojekt, hvor Alex fejlsøgte på et kredsløb. Den simple kode til testen er her – men se på output fra SignalTap…
Løsning: Reducer til et VHDL statement
lør jul 12, 2008
Inden du kommer for langt: Se først opgaven!!!
Brainer: Reducer til et VHDL statement
tors jun 12, 2008
Test dig selv på den her! Baggrunden er en case fra et kundeprojekt, hvor der var behov for genskrivning af et større VHDL kompleks. En lille sektion af koden er gengivet herunder – udfordringen er at omskrive det til et (og kun et) VHDL statement. (mere…)