Vi har længe haft ideer til at stable en FPGA ERFA-gruppe på benene. Missionen er at FPGA folk fra industrien kan mødes på tværs og hjælpe sig selv og andre til at nå nye højder med FPGAerne… og ikke mindst styrke konkurrenceevnen. Det er mindre vigtigt, om du laver vindmøller, svejseapparater eller rumskibe – blot du har lyst til at dele med andre og tage imod fra andre.
(mere…)
Tag ‘kodestil’
FPGA ERFA-gruppe: Vil du med?
søn aug 26, 2012
Brainer: Nu med Verilog
lør apr 17, 2010
Vores brainer med touch-følsom ram gav mange gode svar. Vi viste et diagramudsnit, hvor fejlen var en ren klassiker: et ben var markeret som “RFU” i symbolet og ikke forbundet – men i den virkelig komponent var det et vigtigt input til noget bank select. Glem aldrig aldrig “symbol review” for alle symboler i diagrammet.
Løsning: Nu med C
lør maj 16, 2009
Løsning: Reducer til et VHDL statement
lør jul 12, 2008
Inden du kommer for langt: Se først opgaven!!!